這是一場(chǎng)以十年為單位丈量的半導(dǎo)體探索之路。

1965年，仙童半導(dǎo)體的研發(fā)總監(jiān)戈登·摩爾在辦公室為行業(yè)雜志撰寫預(yù)測(cè)稿件，梳理集成電路行業(yè)的發(fā)展趨勢(shì)時(shí)，隨手畫出了一條影響后世的曲線：集成電路上可容納的晶體管數(shù)量，每18到24個(gè)月就會(huì)翻一倍。

摩爾將這個(gè)觀察寫成了一篇只有四頁的短文，標(biāo)題樸實(shí)無華——《在集成電路中塞進(jìn)更多元件》，既沒有復(fù)雜的數(shù)學(xué)公式，也沒有嚴(yán)謹(jǐn)?shù)奈锢硗茖?dǎo)，更偏向一位資深工程師的經(jīng)驗(yàn)總結(jié)。

那時(shí)的摩爾大概不會(huì)想到，這條隨手繪制的曲線，會(huì)主導(dǎo)全球萬億美元半導(dǎo)體產(chǎn)業(yè)超過六十年的發(fā)展節(jié)奏。

從微米工藝一路走到埃米時(shí)代，從90nm、45nm、14nm不斷向前迭代，半導(dǎo)體工藝升級(jí)的核心，一直都是空間維度的幾何縮微：晶體管柵極做得越窄，單位芯片面積能容納的晶體管就越多，芯片整體性能也就越強(qiáng)。

這套邏輯簡(jiǎn)單直接又行之有效，“摩爾定律”也因此刻進(jìn)了硅谷的發(fā)展基因，成為全球半導(dǎo)體行業(yè)共同的信仰。

走過五十多年，這條延續(xù)了半個(gè)多世紀(jì)的增長曲線，逐漸走到了瓶頸。

首先是物理極限的封鎖：當(dāng)柵極尺寸壓縮到幾納米級(jí)別，量子隧穿電流會(huì)呈指數(shù)增長，柵極對(duì)溝道的控制能力急劇下降，漏電和性能變異成為無法繞過的難題。

緊接著是成本門檻的擠壓：28nm被稱為摩爾定律的“甜蜜節(jié)點(diǎn)”，在此之后每一代工藝升級(jí)都需要EUV光刻機(jī)、多次圖形曝光技術(shù)，光罩成本翻倍，生產(chǎn)線投資指數(shù)級(jí)上升，單個(gè)晶體管的成本下降速度大幅放緩，甚至開始反向上漲。

曾經(jīng)精準(zhǔn)走時(shí)的摩爾定律時(shí)鐘，就這樣逐漸慢了下來。

2026年5月25日，IEEE國際電路與系統(tǒng)研討會(huì)在上海召開，華為半導(dǎo)體業(yè)務(wù)部總裁何庭波走上講臺(tái)。臺(tái)下坐滿了全球半導(dǎo)體領(lǐng)域的核心從業(yè)者，有IEEE Fellow、頂會(huì)學(xué)者，也有各大IDM和芯片設(shè)計(jì)公司的掌門人。通常這類場(chǎng)合都會(huì)發(fā)布一款全新芯片，但何庭波這次帶來的，是一套全新的行業(yè)發(fā)展規(guī)律。

當(dāng)“韜（τ）定律”四個(gè)字出現(xiàn)在現(xiàn)場(chǎng)的投影幕布上，整個(gè)會(huì)場(chǎng)先是安靜了兩秒，緊接著響起了密集的快門聲。

在半導(dǎo)體六十多年的發(fā)展歷史上，能被稱為“定律”的成果屈指可數(shù)：摩爾定律、登納德縮放定律、黃氏定律，每一個(gè)都曾定義過整個(gè)產(chǎn)業(yè)的前進(jìn)方向。而如今，登納德縮放定律早在2006年前后就已經(jīng)失效，整個(gè)行業(yè)在“后摩爾時(shí)代”的十字路口已經(jīng)徘徊了太久。在這樣的節(jié)點(diǎn)，一家中國企業(yè)站出來，給出了屬于自己的破局答案。

“以‘時(shí)間縮微’替代‘幾何縮微’。”何庭波用這句話，定下了整個(gè)演講的核心基調(diào)。

從空間密度競(jìng)賽，轉(zhuǎn)向時(shí)間效率戰(zhàn)場(chǎng)

“韜（τ）定律”的核心表述非常清晰：用“時(shí)間（τ）縮微”替代傳統(tǒng)的“幾何縮微”，作為半導(dǎo)體以及電子系統(tǒng)發(fā)展升級(jí)的新指導(dǎo)原則。

在物理學(xué)中，τ是時(shí)間常數(shù)的標(biāo)準(zhǔn)符號(hào)；而在數(shù)字電路領(lǐng)域，信號(hào)傳播的延遲由RC常數(shù)也就是電阻乘以電容決定。換句話說，決定芯片運(yùn)行速度的，從來不只是芯片里能塞進(jìn)多少晶體管，更是信號(hào)在芯片內(nèi)部傳輸?shù)糜卸嗫臁?/p>

用城市交通來打比方就很好理解：

傳統(tǒng)的“幾何縮微”，相當(dāng)于不斷壓縮道路和建筑的寬度，只為了在固定面積里塞進(jìn)更多人口。這條路走到最后，只會(huì)越來越窄，建筑越來越密，提升的邊際效益越來越低。

而“時(shí)間縮微”換了一個(gè)完全不同的思路：不需要盲目擴(kuò)大城市規(guī)模，只需要重新規(guī)劃城市路網(wǎng)，修建立交樞紐，把原本繞遠(yuǎn)的關(guān)鍵路線拉直，讓車輛跑的更快，最終單位時(shí)間能完成的運(yùn)輸量一樣可以大幅提升。

本質(zhì)上來說，韜定律把芯片性能的競(jìng)賽，從“拼容納數(shù)量”的空間密度維度，拓展到了“拼運(yùn)行速度”的時(shí)間效率維度。當(dāng)空間維度的擴(kuò)張走到盡頭，華為選擇向時(shí)間要性能、要答案。

落實(shí)這一思路的核心技術(shù)，是華為提出的“邏輯折疊（Logic Folding）”技術(shù)。

傳統(tǒng)芯片設(shè)計(jì)有一個(gè)根深蒂固的慣性：邏輯單元之間的金屬互連，一直都被限制在接近二維的平面內(nèi)繞線，哪怕晶體管本身已經(jīng)進(jìn)入三維時(shí)代，內(nèi)部走線還是只能在平面里繞路。如果一條核心信號(hào)路徑繞得太遠(yuǎn)，RC延遲就會(huì)成為拖慢整顆芯片性能的短板。

而“邏輯折疊”做的事情，就是把原本鋪在平面上的關(guān)鍵邏輯路徑“折疊”起來，通過垂直堆疊大幅縮短走線長度。

舉個(gè)很直觀的例子：在單層大倉庫里找貨，你需要橫穿幾百米才能拿到目標(biāo)商品；如果改成多層貨架，只需要上下移動(dòng)幾層就能拿到，動(dòng)線直接縮短了好幾倍。

邏輯折疊本質(zhì)上就是對(duì)芯片內(nèi)部的邏輯單元做三維重組，壓縮信號(hào)傳輸?shù)奈锢砺窂?，讓RC延遲大幅下降。何庭波在演講中特別提到，最新的“麒麟2026”手機(jī)芯片就是這項(xiàng)技術(shù)的第一次完整落地，它基于“自由邏輯”設(shè)計(jì)理念，將邏輯層從單層擴(kuò)展到了雙層，標(biāo)志著邏輯折疊已經(jīng)從實(shí)驗(yàn)室論文變成了可以量產(chǎn)落地、裝進(jìn)手機(jī)的實(shí)用技術(shù)。

這里需要特別厘清：邏輯折疊和市面上常說的3D封裝，完全不是一回事。

臺(tái)積電的3DFabric平臺(tái)包含SoIC、CoWoS等方案，解決的是“不同芯片之間”的互連問題：把計(jì)算芯片、HBM內(nèi)存等不同功能的芯片粒垂直堆疊，縮短的是芯片與芯片之間的傳輸路徑。目前SoIC的互連間距已經(jīng)從6微米推進(jìn)到4.5微米，面對(duì)面堆疊的信號(hào)密度可以達(dá)到每平方毫米14000個(gè)，這是封裝層面的優(yōu)秀成果。

但邏輯折疊的戰(zhàn)場(chǎng)不在封裝層面，而是在芯片內(nèi)部的邏輯設(shè)計(jì)層面。

如果說3D封裝是“把蓋好的樓一層層疊起來”，邏輯折疊就是“把房間本身重新設(shè)計(jì)成躍層結(jié)構(gòu)”：前者是物理層面的整合，后者是設(shè)計(jì)層面的重構(gòu)。

二者不僅不沖突，還可以互補(bǔ)配合：邏輯折疊需要全新的EDA工具支撐，從標(biāo)準(zhǔn)單元庫的三維表征到時(shí)序分析的底層重構(gòu)，才能完成設(shè)計(jì)層面的折疊；而最終的物理實(shí)現(xiàn)，依然需要先進(jìn)封裝技術(shù)來完成堆疊，可以說邏輯折疊是設(shè)計(jì)層面的3D化，3D封裝是物理層面的3D化。

381款量產(chǎn)芯片驗(yàn)證，達(dá)成1.4nm同等效能

一個(gè)行業(yè)定律有沒有生命力，從來不是看PPT做得多漂亮，而是要看能不能經(jīng)得起量產(chǎn)的實(shí)際檢驗(yàn)。

何庭波在演講中，從容拋出了一個(gè)數(shù)據(jù)：過去六年，華為基于韜定律成功設(shè)計(jì)并量產(chǎn)了381款芯片，覆蓋手機(jī)SoC、AI加速器、基帶、射頻、電源管理、車載芯片等全產(chǎn)品線。

381款這個(gè)數(shù)字背后的含義是：在韜定律這個(gè)名字對(duì)外公布之前的六年里，它已經(jīng)是華為內(nèi)部芯片研發(fā)的隱形主線，貫穿了數(shù)百款產(chǎn)品的完整研發(fā)流程。這不是實(shí)驗(yàn)室里的學(xué)術(shù)探索，而是經(jīng)過六年研發(fā)、數(shù)百次流片、無數(shù)次良率爬坡打磨出來的成熟工程方案。

只靠邏輯折疊一項(xiàng)技術(shù)，還沒辦法系統(tǒng)性降低整個(gè)系統(tǒng)的τ值。為此華為搭建了一整套多層級(jí)協(xié)同優(yōu)化體系，從四個(gè)層面同時(shí)推進(jìn)升級(jí)：

第一是器件層面，從原子級(jí)開始優(yōu)化：改良晶體管和互連材料的電阻與寄生電容，從源漏接觸電阻、溝道遷移率，到low-K介質(zhì)、互連金屬從鋁到銅再到鈷、釕的迭代升級(jí)，哪怕只是器件層面一個(gè)百分點(diǎn)的改進(jìn)，經(jīng)過電路、芯片、系統(tǒng)的層層放大，最終就能帶來系統(tǒng)級(jí)十幾個(gè)百分點(diǎn)的性能收益。

第二是電路層面，這是邏輯折疊的核心戰(zhàn)場(chǎng)：突破傳統(tǒng)平面布局的物理限制，縮短關(guān)鍵路徑的走線長度，降低信號(hào)傳播的阻容負(fù)載，直接提升晶體管密度和電路整體性能，是整個(gè)優(yōu)化體系的動(dòng)力核心。

第三是芯片層面，推進(jìn)“軟件-架構(gòu)-芯片”全棧協(xié)同：根據(jù)實(shí)際工作負(fù)載對(duì)指令流和數(shù)據(jù)流做細(xì)粒度調(diào)度，提升系統(tǒng)級(jí)的并行效率，縮短端到端任務(wù)的完成時(shí)間。這一點(diǎn)也說明，韜定律不是純靠硬件壓榨性能的笨辦法，而是軟硬結(jié)合的系統(tǒng)化工程。

第四是系統(tǒng)層面，華為定義了名為“靈衢總線”的全新計(jì)算互聯(lián)協(xié)議，實(shí)現(xiàn)超節(jié)點(diǎn)范圍的統(tǒng)一內(nèi)存編址和原生內(nèi)存語義，把多芯片之間的通信時(shí)延降到了最低。從原子級(jí)優(yōu)化到電路設(shè)計(jì)，從單芯片到多芯片系統(tǒng)，每一個(gè)層級(jí)都在為降低τ這個(gè)核心目標(biāo)服務(wù)。

隨后華為拋出了一個(gè)更讓人期待的預(yù)測(cè)：按照當(dāng)前的發(fā)展節(jié)奏，到2031年，基于韜定律設(shè)計(jì)的高端芯片，晶體管密度就能達(dá)到1.4納米制程的同等水平。

“同等水平”這四個(gè)字，值得反復(fù)品味。

它意味著，哪怕在物理工藝節(jié)點(diǎn)受到限制的現(xiàn)實(shí)情況下，通過“時(shí)間縮微”的技術(shù)路徑，依然可以在有效性能和密度上，追趕最前沿制程的水平。

這其實(shí)回答了一個(gè)中國半導(dǎo)體行業(yè)繞不開的問題：如果拿不到最先進(jìn)的光刻機(jī)、如果物理特征尺寸的縮微被卡住，我們還能不能造出性能和最先進(jìn)制程相當(dāng)?shù)男酒?/p>

華為現(xiàn)在給出的答案是：能，只是換了一條技術(shù)路徑。

破局：后摩爾時(shí)代的第三條路徑

把韜定律放在2026年全球半導(dǎo)體的格局里看，三家龍頭企業(yè)走出了三條完全不同的破局路線，三足鼎立的格局非常清晰。

英特爾選擇的是“器件創(chuàng)新”路線：用RibbonFET全環(huán)繞柵極替代傳統(tǒng)FinFET，用PowerVia背面供電把電源網(wǎng)絡(luò)從芯片正面移到背面，在18A工藝上沖刺性能和能效，這條路本質(zhì)上還是在幾何縮微的原有賽道上繼續(xù)沖刺，是對(duì)摩爾定律的延續(xù)。

臺(tái)積電選擇的是“封裝革命”路線：通過3DFabric平臺(tái)把不同工藝節(jié)點(diǎn)的Chiplet在封裝內(nèi)做高密度互連，支持5.5倍光罩尺寸的CoWoS已經(jīng)實(shí)現(xiàn)量產(chǎn)，更激進(jìn)的方案還在研發(fā)當(dāng)中。根據(jù)行業(yè)預(yù)測(cè)，2.5D/3D先進(jìn)封裝市場(chǎng)到2030年規(guī)模將接近350億美元，這是物理堆疊的集成范式，盡可能把更多功能模塊堆疊在一起提升性能。

而華為的韜定律，走出了第三條路：“設(shè)計(jì)重構(gòu)”路線。

它并不排斥器件創(chuàng)新和先進(jìn)封裝，邏輯折疊本身就需要先進(jìn)器件和3D封裝作為技術(shù)基礎(chǔ)，但它的核心突破在于，從設(shè)計(jì)范式而非制造工藝的維度，重新定義了芯片性能增長的核心動(dòng)力。

我們不能忽略這個(gè)背景：提出這一定律的華為，長期受到先進(jìn)制程供應(yīng)的限制，某種意義上來說，這就是一條被逼出來的創(chuàng)新路徑。

當(dāng)原本的前進(jìn)道路被封鎖，華為只能直面那個(gè)最根本的問題：除了把晶體管越做越小，芯片性能增長還有沒有別的可能？381款量產(chǎn)芯片、六年的沉默研發(fā)、不計(jì)其數(shù)的投入，都是華為為這個(gè)問題交出的答卷。

何庭波在演講的結(jié)尾說道：“未來一定屬于開放合作。在半導(dǎo)體演進(jìn)的路徑上，沒有一家企業(yè)可以獨(dú)自完成所有答案。在韜（τ）定律的路徑下，我們期待與全球科學(xué)家、工程師和產(chǎn)業(yè)伙伴緊密合作，共同推動(dòng)半導(dǎo)體與電子產(chǎn)業(yè)持續(xù)發(fā)展?！?/p>

從2026年到2035年，華為計(jì)劃把邏輯折疊從雙層推進(jìn)到全面折疊，甚至拓展到更多層，這依然是一場(chǎng)以十年為單位的長跑。

一個(gè)舊時(shí)代的謝幕，往往就是新范式的序章。六十一年前，摩爾在仙童半導(dǎo)體的辦公室隨手畫出的那條指數(shù)曲線，定義了過去六十多年半導(dǎo)體行業(yè)進(jìn)步的標(biāo)準(zhǔn)。

過去六十年，整個(gè)行業(yè)都相信“更多晶體管就是更強(qiáng)性能”，而當(dāng)物理極限和成本門檻同時(shí)擋住去路，原本的單行道終于分出了岔路：英特爾選擇在原有路線正面突破，臺(tái)積電選擇通過物理堆疊集成，華為則在“時(shí)間”這個(gè)曾經(jīng)被忽略的維度里，開辟了一片全新的領(lǐng)地。

今天，這份來自東方的技術(shù)方案告訴整個(gè)行業(yè)：當(dāng)空間維度的擴(kuò)張走到盡頭，向時(shí)間要答案，或許就是開啟下一段航程的可行道路。

這個(gè)答案能不能支撐半導(dǎo)體行業(yè)走過下一個(gè)六十年？時(shí)間——也就是被華為寫進(jìn)定律名字的常數(shù)τ，會(huì)給出最終的答案。

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