本文來自微信公眾號：科工力量，作者：石燕紅，編輯：周遠方

2026年5月25日上午，ISCAS 2026大會的第二天，華為董事、半導體業(yè)務部總裁何庭波走上主旨演講臺，正式發(fā)布了一項以中文命名、用希臘字母τ作為符號的全新半導體發(fā)展原則——韜定律。

就在同一天，她在中國科學院科技論文預發(fā)布平臺刊發(fā)了署名論文，公開了華為過去六年量產381顆芯片的完整數據，以及未來十年的技術演進路線圖。

三天前的5月22日，國家發(fā)改委月度發(fā)布會正式明確“六張網”建設路線，分別是水網、新型電網、算力網、新一代通信網、城市地下管網、物流網。官方表述清晰明確：這些基礎設施既可以單獨成網運行，更能實現“多網協同”，發(fā)揮出“1+1>2”的疊加效果。

這兩件事一件是國家級社會基礎設施投資布局，一件是半導體領域的學術成果發(fā)布，看似毫無關聯，底層邏輯卻高度重合：都是在原有衡量標準失效后，用系統論思維重新搭建基礎設施的分層秩序。

這并不是巧合。早在多年前，任正非就已經把系統論寫入了華為的底層發(fā)展邏輯。他管理華為有兩個核心思路：“一桶漿糊，一杯咖啡”，漿糊用來凝聚十幾萬員工的組織力量，咖啡用來吸收外界的創(chuàng)新能量。他曾說：“封閉系統內部的熱量一定是從高溫流到低溫，水一定是從高處流到低處，水流到低處不能再回流，那就意味著零降雨量，那么這個世界將全部成為超級沙漠，最后生命就會死亡?！边@套“開放系統對抗熵增”的哲學思想，從組織管理一直延伸滲透到了芯片設計領域。

跨層協同的統一標尺

過去三十年間，全球半導體產業(yè)一直用“納米”這一個單位來衡量技術進步。工藝工程師優(yōu)化溝道長度，電路設計師優(yōu)化時序，架構師優(yōu)化流水線，系統工程師優(yōu)化網絡拓撲——四類從業(yè)者各用各的單位、各看各的指標，跨環(huán)節(jié)協同只能依賴“經驗”和“行業(yè)慣例”，每一次跨層協作都會產生大量不必要的損耗。

τ縮微想要解決的，就是給四類從業(yè)者一個統一的衡量標準：從晶體管開關的皮秒級，一直到數據中心響應的秒級，一共橫跨十二個量級，全鏈路用同一個單位統一衡量。任何一個層級的局部優(yōu)化，必須能傳導到系統末端體現出實際效果，才算是有效的改進。

如果這個邏輯落地，將會潛移默化改變整個產業(yè)的資源分配方向。過去資本和人才都扎堆往光刻機領域涌，因為“納米數值”是行業(yè)唯一的進步標準?，F在τ原則告訴行業(yè)，封裝、互連、EDA工具同樣可以推動技術進步，資金和人才的流向也會隨之調整。

不過這一思路落地仍有不確定性：臺積電的架構師也在討論“信號延遲”比“溝道長度”更能反映芯片真實性能；英特爾的先進封裝團隊也在摸索如何壓縮數據搬運時間。華為做的是把這套思路整理成系統化的理論寫成論文，但“系統化”并不等同于“標準化”。τ原則能否成為行業(yè)共識，最終取決于生態(tài)的覆蓋廣度，而非技術邏輯本身是否正確。

邏輯折疊：垂直堆疊出全新性能

華為為τ縮微做的第一個量產驗證，就是邏輯折疊（Logic Folding）技術。傳統芯片設計把晶體管平鋪在二維平面上，數字電路、模擬電路、存儲電路各占一塊區(qū)域。而Logic Folding打破了這種平面布局的假設，在設計階段就把精細到門電路和觸發(fā)器級別的內部電路，重新分配到垂直堆疊的多個有源層中。

這并不是簡單的垂直堆疊，普通堆疊只是1+1=2的疊加，而邏輯折疊可以拼出行業(yè)從未有過的全新性能。根據華為在ISCAS 2026演講公開的PPT數據，麒麟2026的晶體管密度從155 MTr/mm2提升到238 MTr/mm2，漲幅達到53.5%；性能核能效提升41%，CPU峰值頻率提升12.7%至3.1GHz，SRAM運行頻率提升超過40%。這樣的提升幅度，放在過去通常需要三個制程代際的技術演進才能實現。

不過垂直堆疊也帶來了新挑戰(zhàn)：散熱難度變大，測試流程更復雜，良率控制的要求也更苛刻。臺積電SoIC、英特爾Foveros也都在朝著同一方向探索。過去行業(yè)比的是誰能把芯片平面鋪得更大，現在比的是誰能把層級疊得更巧妙，而“疊得巧”本身就沒有標準答案。

這里就能看出華為系統論哲學的影響。任正非的“漿糊哲學”本質就是連接思維：承認單個模塊的能力有限，但強調通過連接形成更大的系統效能。放到芯片領域來看，數字、模擬、存儲單個模塊的能力都是有限的，但通過全新的連接方式黏合為整體，整體性能就會發(fā)生質的改變。

重新定義行業(yè)衡量基準

何庭波的論文中，最容易被低估的野心，是發(fā)起基準測試的革命。

舊的行業(yè)規(guī)則是用Linpack和SPEC測試，只給出一個標量分數，默認芯片性能可以簡化成一個數字。而新的規(guī)則應該是：暴露系統每一層的時間瓶頸，引導資本和人才流向瓶頸環(huán)節(jié)。τ剖面基準不會給出一個總分，而是輸出一組向量，把每一層的τ數值分別標注出來，τ占比最高的層級，自然而然就是下一輪產業(yè)投資的方向。

誰能定義行業(yè)基準，誰就能決定整個產業(yè)鏈的資本流向。過去這項權力一直掌握在Linpack、MLPerf和SPEC這些由歐美主導的基準組織手中。

何庭波同時呼吁面向τ的EDA工具鏈開源開放，稱“面向τ的原生工具鏈是未來十年最重要的賦能投資”。這其實是一份共建邀請，邀請的對象包括華大九天、概倫電子等國產EDA廠商，包括中科院計算所這類國家級研究機構，也面向全球所有愿意加入這條路線的廠商和研究團隊。

不過定義行業(yè)標準，從來都不只是技術問題，更是生態(tài)問題。英偉達的CUDA并不是最早的并行計算框架，卻因為擁有最大的生態(tài)成為了事實標準。目前τ剖面基準還只是一個技術提案，沒有成為IEEE標準，也沒有獲得主流芯片公司的共識。它能不能成為下一代半導體行業(yè)的默認規(guī)則，取決于有多少參與者愿意使用它、圍繞它搭建自己的研發(fā)流程。

從芯片到社會基建的同構邏輯

把“六張網”建設、AI技術框架、τ縮微三件事放在一起觀察，就能看到一幅更宏大的行業(yè)圖景。

宏觀層面，“六張網”是社會級的基礎設施分層架構——電網支撐算力網，算力網支撐通信網，通信網支撐物流網的智能化調度，層層遞進，互為底座。

中觀層面，業(yè)內提出的AI 12層框架，描繪了從能源、芯片、算力到AI原生經濟生態(tài)的技術經濟系統演化路徑。

微觀層面，τ縮微正在芯片內部重新搭建基礎設施秩序，從晶體管到電路到芯片再到完整系統，十二個量級的分層結構中，每一層都是下一層的基礎設施。

三者的底層邏輯完全一致：不追求單點突破，而是強調系統協同；不追求封閉壟斷，而是堅持開放共建；不照搬現成模板，而是根據自身稟賦尋找最優(yōu)路徑。當社會基礎設施和技術基礎設施都按照同一套系統論邏輯推進時，就會產生跨尺度的共振——社會級的算力網投資會牽引芯片級的τ優(yōu)化，芯片級的效率提升又會反過來助力社會級的能耗節(jié)約和算力普惠。

這正是“1+1>2”的真正含義：它不是簡單的數量疊加，而是不同屬性的系統通過協同產生的全新效能涌現。

AI集群：從追求單芯片速度到全系統協同

如果說手機SoC是“一顆芯片就是一整個系統”，那么AI數據中心就是要讓幾百甚至幾千顆芯片像一臺機器一樣協同工作，這是全球行業(yè)都要面對的共同難題。微軟、谷歌、英偉達都要面對同一個現實：大型AI集群中，超過80%的能量消耗在了數據搬運環(huán)節(jié)，超過70%的系統成本分配給了存儲。

這意味著優(yōu)化的核心必須從“計算速度有多快”轉向“數據搬運路徑有多短”。華為給出的方案是三件套：UnifiedBus統一總線、Hi-ONE光互連、3D Folding立體封裝。UnifiedBus把機箱內外的多層協議棧壓縮成一層，實現內存語義直接傳輸；Hi-ONE將電互連段壓縮到5厘米以內，同時用光互連把系統連接距離延伸到100米級別；3D Folding解決了一個行業(yè)長期存在的幾何矛盾——傳統封裝下，計算能力隨芯片面積增長，但內存帶寬和供電只能沿著芯片邊緣線性增長，兩者的差距會越來越大。3D Folding把資源從邊緣遷移到芯片表面，讓內存和供電能力也能跟上計算能力的擴張節(jié)奏。

根據論文公布的路線圖，昇騰950以及后續(xù)的昇騰960/970會先采用Chiplet、2.5D扇出等成熟技術組合；到2030年前后，華為會把邏輯折疊技術引入AI芯片；此后System Folding會成為2035年之前的主要演進方向。到2035年，AI硬件集成度預計會比當前提升100倍以上。

從更宏觀的視角看，國家發(fā)改委提出的“六張網”中，算力網被放在和電網、通信網同等重要的位置。算力網不能憑空存在，它需要芯片層的τ優(yōu)化來降低單位算力能耗，而芯片層的技術迭代也需要算力網的系統協同來實現規(guī)模效應。這正是“六張網”提出的“多網協同”在微觀芯片領域的映射：芯片和算力網互為底座，互相牽引發(fā)展。

不過這套思路目前主要服務于華為自用的AI訓練集群，還沒有對外開放形成統一生態(tài)，是否具備普遍適用性還需要時間驗證。更關鍵的是，英偉達已經用NVLink和NVSwitch建立了成熟的互聯生態(tài)，形成了巨大的用戶慣性，要打破這種慣性，僅靠技術邏輯的正確是不夠的。

基于自身稟賦的主動選擇

華為選擇τ縮微和Logic Folding路線，并不是因為華為比其他廠商更聰明，而是因為華為自身的資源條件和其他玩家不同。

先進光刻工藝受限，這是擺在明面上的約束。但華為也有自身的優(yōu)勢：工程師儲備充足，國內市場空間巨大，封裝產能充足，過去六年已經量產了381顆芯片積累了足夠經驗。在這樣的條件下，硬追納米制程是“以短擊長”，聚焦封裝、互連、3D堆疊才是“揚長避短”。

這并不是被逼無奈的權宜之計。林毅夫最近在《為建設世界經濟學研究的新中心而努力》中強調，經濟學研究要“以馬克思主義為指導，從物質第一性的稟賦條件出發(fā)”。這個判斷放到芯片領域同樣成立：華為是根據自身稟賦條件尋找最優(yōu)發(fā)展路徑，而不是照搬“追趕下一個光刻節(jié)點”的現成模板。就算沒有EUV封鎖，十億美元級的設計預算、不再下降的晶體管成本，也會把整個行業(yè)逼到這個發(fā)展路口，華為只是先一步走到了這里。

不過先到一步，并不代表就能走完全程。

脫離先進制程的主流路線，意味著在銜接生態(tài)、獲取標準IP、參與行業(yè)聯盟時可能需要付出額外的隱形成本。當整個產業(yè)的工具鏈、IP核、代工服務都圍繞納米制程運轉時，走τ縮微路線，是一條“賬面上劃算”但“落地過程孤獨”的路。這條路是否存在天花板？當主流供應繼續(xù)向前推進時，這條技術路線未來會不會錯失其他機會？目前還沒有答案。可以確定的是，華為沒有退路，只能把手里這副牌打到最好。

舊路收窄，新規(guī)則需要行業(yè)共建

摩爾定律統治半導體行業(yè)六十年，依靠的不只是技術正確性，更是它把一個極度復雜的產業(yè)系統壓縮成了一個所有人都能讀懂的數字。這個數字足夠簡單，簡單到可以成為資本配置的信號、工程師的職業(yè)坐標、國家競爭力的衡量單位。它的力量不在于精確，而在于共識。

τ縮微想要用一組向量替換這個單一標量。它告訴行業(yè)：技術進步不是一個數字，而是一張系統剖面圖——要清晰展示每一層的瓶頸在哪里，哪一層是制約全局的核心約束。這張圖比單一數字復雜得多，也真實得多。

但行業(yè)度量衡的迭代從來都不是“更真實的標準”自動勝出，真正決定一套標準能否立住腳的，是有多少從業(yè)者愿意圍繞它重新組織自己的工作流程。

這才是何庭波這篇論文最深層的野心：它不是發(fā)表一篇單純的技術文章，而是邀請整個產業(yè)換一套思考框架。當足夠多的人開始用同一套問題框架思考半導體發(fā)展，產業(yè)的發(fā)展重心就會悄然轉移——這不是因為誰下達了命令，而是因為新的標尺，已經開始丈量新的產業(yè)地圖。