本文來(lái)自微信公眾號(hào)： 未盡研究 ，作者：未盡研究

在累計(jì)6年量產(chǎn)381款芯片之后，華為在ISCAS 2026也就是IEEE國(guó)際電路與系統(tǒng)研討會(huì)上，正式對(duì)外發(fā)布了“韜（τ）定律”以及對(duì)應(yīng)的“時(shí)間擴(kuò)展理論”，這套全新理論想要為后摩爾時(shí)代的半導(dǎo)體產(chǎn)業(yè)，提供一套全新的發(fā)展解釋框架與技術(shù)發(fā)展方向。

5月25日，華為ITMT也就是集成技術(shù)管理團(tuán)隊(duì)的主任，同時(shí)兼任半導(dǎo)體業(yè)務(wù)部總裁的何庭波明確提出，往后半導(dǎo)體和電子系統(tǒng)發(fā)展的新核心方向，應(yīng)該用“時(shí)間（τ）縮微”取代過(guò)去大家熟悉的“幾何縮微”。

這里用到的τ（韜），原本是電子學(xué)里用來(lái)描述信號(hào)傳播延遲的時(shí)間常數(shù)。在傳統(tǒng)的芯片設(shè)計(jì)流程中，這個(gè)參數(shù)一直只和時(shí)序優(yōu)化、互連延遲、數(shù)據(jù)路徑壓縮這類(lèi)局部問(wèn)題相關(guān)。在過(guò)去整個(gè)半導(dǎo)體產(chǎn)業(yè)的發(fā)展敘事里，τ從來(lái)都只是一個(gè)局部設(shè)計(jì)指標(biāo)，沒(méi)有被當(dāng)作整個(gè)系統(tǒng)演進(jìn)的核心方向。行業(yè)這么多年來(lái)，更習(xí)慣用“納米數(shù)”也就是晶體管尺寸來(lái)衡量芯片性能的進(jìn)步。

但這次華為提出新觀點(diǎn)：摩爾時(shí)代衡量芯片發(fā)展價(jià)值的真正標(biāo)尺，其實(shí)不是空間維度，而是時(shí)間維度。因?yàn)樾酒暮诵淖饔茫瑥膩?lái)都不是在單位面積里塞進(jìn)多少個(gè)晶體管，而是要在單位時(shí)間里完成更多信號(hào)傳輸與狀態(tài)更新。

芯片信號(hào)從出發(fā)到抵達(dá)終點(diǎn)，要穿過(guò)大量邏輯門(mén)和互連線路。整條路徑里延遲最高的那一段，也就是最長(zhǎng)組合邏輯路徑的延遲，直接決定了芯片能達(dá)到的最高運(yùn)行頻率。過(guò)去幾十年里，整個(gè)行業(yè)不斷縮小晶體管尺寸，本質(zhì)目的其實(shí)是縮短信號(hào)的傳播距離，以此減少信號(hào)傳輸?shù)臅r(shí)間延遲。而傳統(tǒng)的EDA工具還有物理設(shè)計(jì)方法，都是在“幾何縮微”的思路指導(dǎo)下，在二維平面里做布局布線的優(yōu)化，通過(guò)減少線路擁塞、縮短關(guān)鍵路徑、優(yōu)化寄生電阻電容，不斷向時(shí)序極限靠近。

但這套發(fā)展范式現(xiàn)在已經(jīng)快走到盡頭了。在先進(jìn)制程階段，摩爾定律的邊際收益一直在不斷下滑。尤其是進(jìn)入AI時(shí)代之后，算力增長(zhǎng)和數(shù)據(jù)供給之間的矛盾被快速放大：算力按照芯片面積的N2規(guī)律擴(kuò)張，但是I/O接口和帶寬卻受芯片邊界限制，只能按照N的規(guī)律增長(zhǎng)，增速遠(yuǎn)遠(yuǎn)跟不上計(jì)算單元的擴(kuò)張速度。最終結(jié)果就是，算力規(guī)模漲得很快，但整個(gè)系統(tǒng)的數(shù)據(jù)供給能力沒(méi)法同步提升，拖慢了整體性能。

為了解決這個(gè)問(wèn)題，行業(yè)現(xiàn)在已經(jīng)開(kāi)始嘗試，在原本X軸Y軸構(gòu)成的二維平面之外，通過(guò)Z軸方向也就是垂直方向的技術(shù)和工藝創(chuàng)新，壓縮關(guān)鍵路徑的時(shí)間常數(shù)τ。不過(guò)目前主流的2.5D封裝技術(shù)，本質(zhì)上還是傳統(tǒng)二維邏輯的延伸。它在X/Y軸還是要依賴(lài)先進(jìn)制程，Z軸仍然用的是宏觀尺度工藝，跨層連接的密度和平面連接差了5到6個(gè)數(shù)量級(jí)，更偏向于Chiplet模式下的異構(gòu)集成，沒(méi)有從根本上解決問(wèn)題。

而華為這次想要實(shí)現(xiàn)的，是“邏輯本身的立體化”，也就是這次論文里提出的核心概念——邏輯折疊（Logic Folding）。這項(xiàng)技術(shù)是在標(biāo)準(zhǔn)單元層級(jí)對(duì)邏輯進(jìn)行重構(gòu)，把原本放在同一個(gè)平面的標(biāo)準(zhǔn)單元拆分到多個(gè)有源層，再通過(guò)超高密度混合鍵合實(shí)現(xiàn)垂直互聯(lián)，本質(zhì)上是重新搭建整個(gè)計(jì)算拓?fù)浣Y(jié)構(gòu)。

比起概念和理論本身，這項(xiàng)技術(shù)最大的難點(diǎn)其實(shí)是工藝和整個(gè)工程體系的協(xié)同，需要把EDA設(shè)計(jì)、制造工藝、封裝技術(shù)、測(cè)試體系整個(gè)重構(gòu)一遍。除此之外，華為也在器件層面探索降低τ的方法，主要是通過(guò)材料學(xué)突破硅材料的物理限制。

但現(xiàn)在擺在行業(yè)面前的現(xiàn)實(shí)限制是，全球半導(dǎo)體產(chǎn)業(yè)鏈已經(jīng)形成了穩(wěn)定的分工體系和路徑依賴(lài)，各個(gè)環(huán)節(jié)都沒(méi)有動(dòng)力主動(dòng)投入高風(fēng)險(xiǎn)的架構(gòu)重構(gòu)。畢竟現(xiàn)在先進(jìn)制程還有紅利可以吃，現(xiàn)有的2.5D工藝也還能滿足需求，沒(méi)人愿意冒風(fēng)險(xiǎn)改變現(xiàn)狀。

在這樣的行業(yè)背景下，華為憑借自身的垂直整合能力和生態(tài)地位，成為全球少數(shù)幾家可以同時(shí)推進(jìn)設(shè)計(jì)、工藝、系統(tǒng)協(xié)同優(yōu)化的企業(yè)。而且過(guò)去幾年外部環(huán)境的變化，也在客觀上推動(dòng)華為加速布局下一代技術(shù)路線。雖然華為在傳統(tǒng)平面制程精度上還處于追趕階段，但讓Z軸垂直技術(shù)先于全球同行邁向下一代，是一條可行的創(chuàng)新路線。這條路不僅能釋放現(xiàn)有成熟制程的性能潛力，也能緩解先進(jìn)制程被“卡脖子”的難題。

實(shí)際上，過(guò)去六年的落地實(shí)踐里，華為已經(jīng)基于τ定律成功設(shè)計(jì)并量產(chǎn)了381款芯片，覆蓋了各行各業(yè)的應(yīng)用需求。其中計(jì)劃在2026年秋季推出的新款麒麟芯片，會(huì)率先用上局部邏輯折疊技術(shù)，性能將得到大幅提升。按照規(guī)劃，到2031年，基于這套技術(shù)體系的高端芯片，等效晶體管密度有望達(dá)到傳統(tǒng)1.4nm制程的水平。

更關(guān)鍵的是，τ定律的影響不只是局限在單顆芯片內(nèi)部，還延伸到了整個(gè)系統(tǒng)層面。不管是芯片之間、服務(wù)器之間還是數(shù)據(jù)中心之間，都需要同步壓縮數(shù)據(jù)傳輸?shù)臅r(shí)間和能耗，華為同步推進(jìn)的統(tǒng)一總線UB-Mesh、Hi-ONE近封裝光學(xué)、背面供電、近存計(jì)算這些技術(shù)，本質(zhì)上都是沿著τ優(yōu)化的思路發(fā)展。

從華為公布的技術(shù)路線圖來(lái)看，2030年之前昇騰芯片還是以Chiplet和2.5D架構(gòu)為主；2030年之后會(huì)逐步引入三維邏輯折疊技術(shù)；到2035年，AI硬件的集成度有望比現(xiàn)在提升一百倍以上，而τ優(yōu)化會(huì)貫穿從芯片到整個(gè)系統(tǒng)的全層級(jí)。

未來(lái)半導(dǎo)體行業(yè)競(jìng)爭(zhēng)的核心，可能不再是誰(shuí)能把制程精度做到極限，而是誰(shuí)能用最低的時(shí)間成本，組織起更大規(guī)模的計(jì)算資源。在這條全新的技術(shù)路線上，華為已經(jīng)提前邁出了腳步。